Implementazione su FPGA di CPU RISC-V e interfacciamento verso periferiche

Il paradigma open-source sta rivoluzionando l'architettura dei calcolatori, con il set di istruzioni RISC-V che si sta affermando come standard globale, trovando applicazione dai sistemi embedded fino a piattaforme di largo consumo come i microcontrollori Raspberry Pi. Per comprendere a fondo le potenzialità e le dinamiche di integrazione di questa architettura, il presente lavoro di tesi illustra la progettazione in VHDL di un bridge di comunicazione per sistemi su FPGA. Il progetto si innesta su un'infrastruttura preesistente, originariamente sviluppata per l'acquisizione di segnali elettrocardiografici (ECG) e gestita da un processore soft-core 6502. L'obiettivo centrale è l'ammodernamento del sistema tramite la sostituzione del vecchio core con un moderno processore RISC-V, mantenendo intatte le periferiche e interfacciandosi con il bus di sistema legacy. Tra le varie implementazioni disponibili, la scelta è ricaduta sul soft-core NEORV32, selezionato per la sua eccellente organizzazione strutturale, l'approccio interamente open-source e la flessibilità della sua interfaccia di bus. La metodologia ha previsto una prima fase di ricerca e studio comparativo delle specifiche architettoniche dei due protocolli di comunicazione, seguita dallo sviluppo e dalla sintesi della logica di traduzione (bridge) tramite l'ambiente Xilinx Vivado. I risultati confermano la fattibilità e i vantaggi dell'aggiornamento di architetture legacy verso l'ecosistema RISC-V, aprendo la strada a sviluppi futuri focalizzati sull'ottimizzazione delle latenze del bridge e sull'integrazione di acceleratori hardware dedicati all'elaborazione dei segnali biomedicali.